国内专业代工封测企业迎来发展良机

　　设计是半导体产业链上最核心的一环。整个半导体产业链都是以IC 设计厂商为中心，由IC 设计厂来最初发现下游需求和最终完成产品变现。首先IC 设计厂商根据下游市场需求来进行产品设计，产品设计好后找到晶圆制造厂商和封装测试厂商来进行芯片的生产，并向晶圆制造厂商和封装测试厂商支付代工费用，最后由IC 设计厂商把生产好的芯片卖给下游客户完成最终的产品变现。

　　（Integrated Device Manufacturing）为垂直产业链一体化模式，由一家厂商同时完成设计、制造、封装三个环节，这一模式有利于半导体产业链对下游需求的快速反应。PC 时代，在Intel 的推动下IDM模式盛极一时。目前，全球采用IDM 模式的IC 大厂主要有Intel、Samsung、TI、STM 等厂商。

　　封装与测试是半导体产业链上重要一环

　　年国内集成电路封测行业产值占到集成电路行业产值的44%，并且在过去十年始终保持在40%以上的很高水平。如此高的产值占比主要是由于在半导体产业链上，封装与测试环节具有技术壁垒相对最低、劳动力成本要求最高和资本壁垒较高的特点，所以国内最适合半导体封装测试行业发展，从而使得封装与测试环节一直占据国内集成电路产业链的主导。这就从侧面表明了国内半导体封测环节较全球半导体行业显得更为重要。

　　图: 国内封装与测试占比一直保持在40%以上

　　封装与测试行业竞争格局有利于国内厂商追赶

　　图：2013 年前十封测企业分布情况

　　从集中度变化趋势来看，过去五年半导体封测行业龙头厂商日月光和Top5 厂商的市占率都基本维持稳定。日月光的市占率基本维持在18%左右，呈缓慢增长趋势；行业Top 5 厂商的市占率则一直保持在51%左右，这表明封测行业龙头厂商基本保持和行业同步增长的状态。从而对于处在追赶状态的中国本土封测厂商非常有利。

　　正如前面对半导体行业商业模式的分析，未来随着制程的降低和晶圆尺寸的增大半导体制造环节的资本开支将呈指数增长，这也就导致更多的IDM 厂商难以继续保持IDM 模式。这些为了能够获得更高制程来保持产品竞争力，必然向Fabless+代工模式转变，保留设计环节并把制造环节让专业晶圆制造和封测厂商来完成。

　　未来中小IDM 厂商向Fabless+代工模式转变的趋势仍将持续，并且采用更先进制程将很可能成为这一趋势加速的重要催化剂。据Gartner 预测，专业代工封测行业2018 年市场规模将达到251 亿美元，年复合增长率为5.7%，快于整个半导体封测行业4.9%的增速。预计占比将稳步提升，从当前的50.4%提高到2018 年的52.4%。

　　2.半导体封装技术发展历程2.1

　　最初的DIP（双列直插式）封装技术指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式。最早的4004、8008、8086、8088等CPU 都采用了DIP 封装形式。不过，采用这一技术进行封装的芯片面积与内核面积之比比较大，从而体积也较大；而且I/O 引脚数也比较少，一般不超过100 个。

　　经十多年研制开发的QFP 不但解决了LSI 的封装问题，而且适于使用SMT 在PCB 或其他基板上表面贴装，使QFP 终于成为SMT 主导电子产品并延续至今。为了适应电路组装密度的进一步提高，QFP 的引脚间距目前已从1.27mm发展到了0.3mm。由于引脚间距不断缩小，I／O 数不断增加，封装体积也不断加大，给电路组装生产带来了许多困难，导致成品率下降和组装成本的提高。另一方面由于受器件引脚框架加工精度等制造技术的限制，0.3mm已是QFP 引脚间距的极限，这都限制了组装密度的提高。

　　图：第一阶段芯片封装技术演进主要体现在外部引脚形状的改变

　　世纪80~90 年代，随着IC 特征尺寸不断减小及集成度的不断提高，芯片尺寸也不断增大，IC 发展到了超大规模IC（VeryLarge Scale Integration，VLSI）阶段，可集成门电路高达数百万以及数千万只，其I/O 数也达到数百个甚至超过1000 个。这样原来四边引出的QFP 及其他类型的电子封装已无法满足封装VLSI 的要求。

　　于是一类先进的芯片封装PGA（Pin Grid Array，插针阵列）和BGA(Ball GridArray，焊球阵列)应运而生，电子封装引线由周边型发展成面阵型。这类封装方法一般使用层压基板取代传统封装用的金属框架，其I/O 引脚分布在芯片封装下面。PGA和BGA技术具有大大增加I/O 数和引脚间距、引线短和再布线等众多优点。从而消除了QFP 技术的高I/O 数带来的生产成本和可靠性问题。

　　但是由于PGA 受到体积大且太重、制作工艺复杂且成本高和不能使用SMT 进行表面贴装等缺点的限制，在VLSI 时同样无能为力难以实现工业化规模生产。而BGA技术综合了QFP 和PGA 的优点，最终取代了PGA封装技术。至此，多年来一直大大滞后芯片发展的集成电路封装，由于BGA 的开发成功而终于能够适应芯片发展的不乏。

　　并且，在外部引脚数增多的同时，芯片内部封装效率也急剧提升，封装面积/芯片面积从最初的100:1 提升到了达到CSP 标准的1.2:1 水平。最初流行的DIP，以40个I/O 的CPU 为例，封装面积/芯片面积为（15.24×50）÷（3×3）=85:1。后来主流的QFP 封装尺寸大幅减小，但是封装面积/芯片面积仍然很大。以引脚0.5mm节距有208 个I/O 的QFP 为例，要封装10mm2 的LSI 芯片，需要的封装尺寸为28 mm2，这样封装面积/芯片面积之比仍然为（28×28）÷（10×10）=7.8:1。后来在BGA 基础上开发出来的FBGA 更是把封装面积/芯片面积之比再次大幅减小，使得BGA 封装面积/芯片面积≤1.2:1，达到了芯片尺寸封装（Chip Size Package，CSP）标准。解决了长期存在的芯片小而封装大的根本矛盾。

　　当封装形式发展到BGA 之后，要想再依靠改变外部引脚形状来同步提升芯片运算性能和交互性能难度越来越大。因此，芯片封装技术的演进逐渐从外部引脚形状的优化转变为内部连接方式的改变，这也是当前主流封测厂商重点研发领域，在先进封装技术领域不断寻求突破。不过，芯片内部连接方式改变一般只能在一方面进行产品性能优化，所以封测厂商会根据产品需求来对某一技术进行重点突破。

　　随着先进封装技术的不断涌现，原来界限非常分明的IC 产业链晶圆制造前道工序和封装测试后道工序，现在逐渐出现了由晶圆制造技术与封装测试技术融合的中道工序。中道工序包含Wafer Bumping、WLP、TSV等主要先进封装技术，从而使得封测厂与晶圆制造厂的关系现在变得更为紧密，现在产值已经超过了15 亿美元，未来市场规模可能会在100 亿美元以上。

　　Flip-Chip先进封装技术发展基础

　　在芯片封装技术发展到BGA 阶段之前，芯片都是有电路的一面方向朝上。芯片与外界的链接方式主要是通过细金属导线来进行连接，这种连接方式被称为引线键合（Wire Bonding）。但是为了能够进一步提高芯片的I/O 数以及对于一些高频的信号处理需要缩短引线长度降低干扰，Flip-Chip 这种新的芯片连接方式应运而生。

　　是直接通过芯片上呈阵列排布的凸点来实现芯片与封装衬底（或PCB 板）的互联。由于芯片是倒扣在封装衬底上的，与常规封装芯片放置方向相反，故被称为倒装芯片。FC 芯片封装技术现在也成为了先进封装技术进一步发展的基础。

　　封装技术相对于原来的WB 封装技术具有三方面优势：更高密度的I/O 数，更优越的热学性能，更优越的电学性能。

　　封装相对于传统的WB 技术拥有更高密度的I/O 数，这是其最大的优势。这主要归功于FC 芯片的Pad（焊盘）阵列排布，它是将芯片上原本是周边排布的Pad进行再布局，最终以阵列方式引出，从而大幅提高I/O 数。

　　封装在热学性能上也具有明显的优势。一般增强散热型引线键合的BGA 器件的耗散功率仅5-10W，FC封装则通常能产生25W 耗散功率。而如今许多电子器件，如ASIC，微处理器，SOC 等封装耗散功率都在10-25W 范围，甚至更大。这也就使得传统WB 技术难以胜任。

　　电学性能则是FC 技术的另一个重要优点。引线键合使用的导线长，对于高频信号或者其他一些应用会产生严重的影响，从而出现明显的瓶颈。而FC 技术芯片与基板连接距离短，使得芯片能够处理更高频率的信号。在过去，2-3GHZ 是IC 封装的频率上限，FC 根据使用的基板技术可高达10-40 GHZ 。

　　技术是一种超精细间距的BGA 形式，一般焊球间距为0.2~0.254mm，直径为0.1~0.127mm，焊球可以安装在管芯的四周，也可以采用全部或局部的阵列配置型式。不过，该技术采用的97Pb/3Sn 材料回流焊焊接温度高达320℃，只能采用陶瓷基片，进行大批量生产应用的主要是陶瓷球栅阵列（CBGA）和陶瓷圆柱栅格阵列（CCGA）组建的装配。C4 元件具有众多优势：I/O 密度极高、热性能和电性能优异、不存在焊盘尺寸限制、可实现最小的元器件尺寸和质量。

　　技术是一种超微细间距的BGA 形式，与C4 技术基本类似。两者最主要的差异在于焊接方式有所差异，DCA 在焊盘上采用了较低共熔点焊料（37Pb/63Sn），从而使得DCA 装配时所采用的回流焊接温度大约为220℃，可以在标准的表面贴装工艺处理下安置到电路板上面，能够适合众多应用场合，尤其在便携式电子产品的应用中。

　　具有很多形式，它用黏着剂来代替焊料，将管芯与下面的有源电路连接在一起，可以贴装陶瓷、PCB 基板、柔性电路板和玻璃材料等，这项技术应用非常广泛。

　　技术作为先进半导体封装技术的基础啊，未来市场规模将实现持续快速增长。一方面受益于市场总需求的提升，另一反面则是对传统WB 技术的快速替代。在PBGA 领域，目前FC 技术已经超越WB 技术占比为57%，未来将继续受益于计算机、通讯产品、多媒体设备的需求进一步拉开差距。预计到2017 年，FC PBGA出货量将达到24亿颗，年复合增长率为12%，占比达到83%。

　　在FBGA 领域，未来五年受益于Memory 封装和WLP 封装技术的增多，FC FBGA需求量将快速提升。据TechSearch 预测，FC FBGA 市场规模年复合增长率为22%，从2012 年的34 亿颗增长到2017 年的93 亿颗；而与之对应的传统WB FBGA 需求量则从202 万颗减少到168 万颗。从而，使得倒装技术在FBGA 中占比由2012 年的14%大幅提升到36%。

　　图：FC FBGA 市场规模快速提升

　　晶圆凸点封装技术是在传统FCBGA 技术基础上进行的优化升级。传统FCBGA 采用的是锡球来实现芯片与基板之间的连接，锡球呈球状直径一般为100-200um，I/O 引脚数较之前的封装技术大幅提升，但是仍然跟不上IC 微处理器发展速度。因此，随着微处理器技术的进步，IC 封装行业需要在FCBGA 基础上进一步提高I/O 引脚密度。并且制程的进一步提高也使得锡球的宽直径已经无法适用于更先进的芯片。

　　引脚密度的提升是IC 封装技术进步永恒的目标，Copper Bumping 技术是实现这一目标并且适用于先进制程芯片的必然趋势，从而成为了全球封测大厂必争之地。据Yole Developpement 预计，2017 年全球Copper Bumping 市场规模将达到2300万片/年（12 英寸晶圆折算，后同），对应2012 年不到500 万片/年的市场规模年复合增长率高达38%。这主要受益于Bumping 技术本身市场规模年复合20%以上的快速增长，以及Copper Bumping 技术对其他材料Bumping 技术的逐渐替代，CopperBumping 占比将从2012 年的37%提升到2017 年的69%。

　　在Copper Bumping 领域全球IDM 大厂Intel 技术最为领先，产能近300 万片/年，占全球一半以上；专业代工封测大厂中Amkor 技术优势明显，基本能够做到直径40~50um 水平，产能近90 万片/年；日月光在这一领域快速追赶，近两年产能快速上量。国内封测厂商中长电先进领跑，年产能约为48 万片/年，华天西钛紧随其后，预计今年年底产能达6 万片/年。

　　WLCSP晶圆级芯片尺寸封装技术

　　随着晶方科技成功登陆A 股，WLCSP（WaferLevel Chip Scale Packaging）技术成为市场关注焦点。WLCSP 封装技术可以理解为满足CSP 标准的WLP 技术。WLP技术是指在指在晶圆前道工序完成后，直接对晶圆进行封装，再切割分离成单一芯片，相对于传统封装将晶圆切割成单个芯片后再进行封装，WLP 技术在对面积较小的单个芯片封装成本方面具有明显的优势，并且对于封装完成的芯片的一致性也有更高保证。

　　系列 WLCSP 最近因为晶方科技上市成为了市场的焦点。Shellcase 系列WLCSP 技术比较特别，它的主要特点是可以将芯片的电路引至芯片的背面后再制作焊垫，在影像传感器芯片封装领域具有天然优势。这主要是由于影像传感芯片的作用主要是光学成像，其功能的实现需要吸纳、反馈物体光线，这势必要求芯片正面无视觉障碍物，即封装的焊垫不能放在芯片正面，否则会阻碍光线成像。Shellcase 系列 WLCSP 在芯片的正反两面黏贴玻璃基板（或其他绝缘材料），将芯片线路、焊垫引至背面，玻璃基板具有透明特性。因此，Shellcase 系列 WLCSP 在影像传感器封装上具有绝佳的优势。

　　系列 WLCSP 技术制作流程主要分为6 个步骤：1.纯化扩展层并添加扩展垫，2.正面贴合玻璃片一，3.背面腐蚀一个缺口并填充环氧树脂再贴合玻璃片二，4.通过沉淀法在背面制作导线.在背面制作钝化膜和球栅阵列结构（BGA），6.对晶圆片进行切割和测试。

　　封装技术相对于普通封装技术最大的优势在于它是对整片晶圆进行加工，封装效率更高，并且能够对芯片的一致性有更高保证；封装成本是与晶圆面积相关，而与芯片个数无关，所以在对一些面积比较小的芯片进行封装时成本优势明显；并且随着晶圆直径的增大，加工效率就越高，单个元器件的封装成本就月底，如12英寸的晶圆面积是8 英寸的一倍以上，那么单个芯片的加工成本就低很多。

　　封装技术最主要的应用领域影像传感器（CIS）市场规模巨大，2013 年约90亿美元，同比增长8%。根据WSTS 预测，未来三年CIS 行业复合增长率为6.3%，增长速度较慢。不过，我们认为采用WLCSP 封装技术的CIS 产品更具价格优势，增长速度会快于行业平均增速。

　　图：全球CIS 市场规模巨大实现持续增长

　　微机电系统（MEMS）是未来WLCSP 封装技术实现持续增长的主要推动力。随着智能手机、平板电脑对轻薄化智能化的不断追求，以及未来可穿戴设备、智能家居、智能汽车、物联网等领域的不断兴起，MEMS 产品的需求将有望出现爆炸式增长。2012 年全球MEMS 产品市场规模为110 亿美元，预计2018 年全球市场规模将达到225 亿美元，对应年复合增长率为12.8%。

　　当芯片封装技术达到CSP 标准（封装面积/芯片面积≤1.2）甚至WLP 封装技术使得封装面积/芯片面积达到平面封装的理论最大值1:1 之后，为了能够进一步提高封装效率，芯片封装方法逐渐由2D 向3D 升级。这样在原有芯片上堆叠上一个芯片就可以使芯片封装效率轻松提升一倍，从而也使相同封装面积内包含的晶体管数量增加一倍，有效利用立体空间。

　　目前，3D 封装技术主要采用Wire Bonding 技术为基础，把芯片进行三维堆叠之后，从每一层芯片上引出引线键合在基板上。不过，基于Wire Bonding 技术实现的3D 堆叠封装存在两个明显的缺点，一是芯片与芯片之间的连接非常远，二是每层芯片只能在四周进行引线键合使得I/O 数较少。

　　未来，TSV（Through Silicon Via，硅通孔）技术成为了替代Wire Bonding 技术，成为3D 封装主流技术的必然选择。TSV 技术使得连线长度缩短到了芯片厚度，传输距离减少到千分之一，可以实现复杂的多片全硅系统集成，可以显著缩小RC 延迟，提高计算速度，显著降低噪声、能耗和成本。

　　制造流程主要分为六个步骤：1.在芯片上打孔，2.在生成的孔内形成绝缘层、阻挡层和种子层，3.在深孔内镀铜，4.把芯片减薄到空的深度使铜柱下表面露出，5.把各层芯片进行堆叠，6.最终对堆叠好的多层芯片进行封装完成基于TSV 技术的3D芯片封装。

　　技术最初出现在了CIS 领域，最初CIS 采用陶瓷封装，打线键合体积庞大，并且成本非常高占到整个产品的30%。而采用TSV 技术的CIS 不仅封装体积显著下降，成本也明显降低。因此，CIS 成为了最早采用TSV 技术的领域，后来采用硅中介层可以集成DSP 芯片，实现了进一步减小CIS 尺寸的目的。

　　当前，TSV 技术应用最为广泛的是在2.5D 封装方法上，这是实现多芯片封装的基础。所谓2.5D 封装方法，就是把芯片用直径约为10um 的微型锡球贴合在一块硅中介层上，同时使用直径约为100um 的普通倒装芯片锡球连接到基板上，硅中介层的正反两面采用TSV 技术打通。基于TSV 技术的2.5D 封装方法，有效改进了由于芯片上线宽与基板上线宽相差几个数量级导致的对性能和功耗的影响，以及基板上线宽过宽导致的布线拥堵的问题。

　　基于TSV 技术的3D 封装相对于2.5D 封装，不仅是在硅中介层上采用TSV 技术，而且在芯片上也采用TSV 技术，使堆叠的芯片能够实现垂直互联，大幅减少3D 封装芯片间的连接距离，线D 封装优势，是未来先进封装技术演进方向。不过，目前这一封装方法还处在技术导入期，高速渗透期的到来还要依赖TSV 技术的继续进步和成本的降低。

　　据Yole Developpement 预测，3D TSV 封装技术将在2013 和2014 年进入高速渗透期，渗透率有望从2012 年的不到1%提升到2017 年的近9%。3D TSV 晶圆产值将从2012的40 亿美元左右增长到2017 年的385 亿美元，对应的年复合增长率高达58%。与之对应的3D TSV 封装市场规模将从当前的10 亿美元一下增长到2017 年的90 亿美元以上，年复合增长率更是高达64%。

　　技术的成熟和成本的降低将成为行业进入“S 型曲线”拐点的关键影响因素。该技术一旦进入高速增长期，潜在市场规模巨大，将给拥有该技术的封测厂带来巨大的成长机会。这是未来集成电路封装技术最值得关注的技术突破点之一。

　　随着先进封装技术发展进步不断深化，现在基于这些先进封装技术已经涌现出了多种芯片组合形式。比较常见的有基于TSV 技术的2.5D 封装MCM（Multi chipModule，多芯片模块）组合形式和3D 封装Stacked（堆叠）组合形式，以及芯片封装外进行再封装的PiP（Package in Package）组合形式，和芯片封装上堆叠另一个封装芯片的PoP（Package on Package）组合形式。

　　总体来说这些新的芯片组合形式的出现，使得原来对单芯片进行封装的形式转变为对多个芯片进行同时封装，从而为把具有不同功能的芯片进行集成创造了条件。这样就可以通过对具有不同功能的单个芯片进行封装来实现系统功能集成的目的，最终封装好的芯片能够对外提供系统性功能，实现SiP（System in Package）封装。

　　封装符合当今消费电子轻薄化的趋势潮流，通过不同芯片组和的封装方法把MPU、Memory、Logic IC、MEMS、Analog/RF、Passives等具有不同功能的半导体元器件封装在一起，对外提供一套整体解决方案，大大降低不同半导体元器件所占体积实现微型化。并且通过SiP 封装还能减少芯片能耗，延长产品使用时间。从而显著提高芯片价值，这也将成为未来集成电路行业演进必然趋势。

　　3.国内封装与测试行业五雄3.1

　　长电科技：国内封测龙头，技术实力领先

　　长电科技是国内封测行业龙头，2013 年实现销售收入超过50 亿元，较行业排名第二的企业至少高出50%以上，在上市公司中更是遥遥领先。在全球封测市场中，长电科技2009 年首次挤入全球前十之后排名一直稳步提升，2013 年已经排到了全球第六，全球市场份额更是从2009 年的2%增长到了2013 年的3.4%，有望冲击全球第一阵营。

　　公司Copper Pillar Bumping 技术和基于Bumping 的WLCSP 技术成熟，具有潜力的TSV 技术国内领先。2013 年长电Bumping 出货69万片，同比增长60%；当前产能已经增加到8.3 万片/月，预计年底之前产能还将扩到10 万片/月。WLCSP 去年出货量达18 亿颗，同比增长28.5%，今年增长强劲，预计全年增长在50%左右。公司TSV 技术已经能够实现1:10 的径深比，技术实力国内领先。

　　华天科技：三地布局完成，成本技术优势兼备

　　昆山西钛技术先进，是国内第二家拿到Shellcase 授权的公司，2010 年开始实现基于WLCSP 技术的CIS 产品量产，现在已经实现产量1.2 万片/月；独立掌握TSV 技术，并且Copper Pillar Bumping 技术也已经研发完成，预计今年下半年有望实现量产。西安华天将为昆山新增Bumping 产能配套完成后道FC 产能建设，并主要进行BGA、QFN 等中端封装。天水华天地处甘肃天水市，人力能源成本较低，在进行低端产品封装上成本优势显著。

　　晶方科技：封测行业新秀，盈利能力出众

　　晶方科技是国内难得的专注于高端封装技术的封测公司，今年2 月10 日成功登陆A 股，是A 股半导体封测行业新秀。公司是国内最早获得Shellcase 授权的半导体封测企业，2005 年获得授权后2006 年实现量产，现在已经是全球第二大WLCSP CIS产品供应商。同时公司也凭借先进成熟的WLCSP 技术在美国大客户指纹识别订单上获得了突破。

　　晶方科技专注于先进封装技术封装并且技术优势明显，2013 年实现净利润率34%，盈利能力远远高于行业其它可比公司。公司未来成长路径明确，预计今年下半年公司12 寸产线开始量产，公司将能够提供更大像素的CIS 产品；并且指纹识别和MEMS 产品也将会尽快上量；未来安防与医疗领域也将为公司提供巨大的成长空间。

　　通富微电：积极谋求先进封装技术突破

　　移动智能通讯及射频IC 封测项目是基于FC、BGA 和QFN 等中高端封装技术，达产后产能为9.5 亿块，预计实现年收入和净利润9.02 亿和9855 万元；智能电源IC封装项目是基于PDFN（冲压双列扁平无引线）封装技术，达产后产能为12 亿块，预计实现年收入和净利润2.16 亿和2194 万元。

　　太极实业：谋求与海力士合作模式新变化

　　年公司同海力士合资成立海太半导体，开始从事DRAM 芯片封测业务。两家公司约定，海力士在09-14 年间为海太半导体第一大客户，海力士每年付给合资公司投入资本10%的收益，折合每年4000 万美元。

　　长电科技、华天科技、晶方科技；同时建议关注近期可能会有新变化，出现新机会的通富微电、太极实业。

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